Le JK Flip-flop
Le JK Flip-flop est similaire au SR Flip-flop, mais il n’y a pas de changement d’état lorsque les entrées J et K sont toutes deux à l’état bas.
Contrairement au JK Flip-flop, le circuit de base du SR NAND flip-flop présente de nombreux avantages et utilisations dans les circuits logiques séquentiels, mais il souffre de deux problèmes de commutation fondamentaux.
- 1. la condition Set = 0 et Reset = 0 (S = R = 0) doit toujours être évitée
- 2. si Set ou Reset changent d’état alors que l’entrée d’activation (EN) est élevée, l’action de verrouillage correcte peut ne pas se produire
Pour surmonter ces deux problèmes de conception fondamentaux liés au design des SR flip-flops, le JK flip-flop a été développé.
Ce simple JK flip-flop est le plus largement utilisé de tous les designs de flip-flops et est considéré comme un circuit flip-flop universel. Les deux entrées étiquetées “J” et “K” ne sont pas des lettres d’autres mots raccourcies, comme “S” pour Set et “R” pour Reset, mais sont elles-mêmes des lettres autonomes choisies par son inventeur Jack Kilby pour distinguer le design du flip-flop des autres types.
Le fonctionnement séquentiel du JK flip-flop est exactement le même que pour le précédent SR flip-flop avec les mêmes entrées “Set” et “Reset”. La différence cette fois est que le “JK flip-flop” n’a pas d’états d’entrée invalides ou interdits du SR Latch même lorsque S et R sont tous deux à la logique “1”.
Le JK flip-flop est essentiellement un SR flip-flop à verrouillage avec l’ajout d’un circuit d’entrée de minuterie qui empêche la condition de sortie illégale ou invalide qui peut se produire lorsque les deux entrées S et R sont égales à un niveau logique “1”. Grâce à cette entrée de minuterie supplémentaire, un JK flip-flop a quatre combinaisons d’entrée possibles : “logique 1”, “logique 0”, “aucun changement” et “toggle”. Le symbole pour un JK flip-flop est similaire à celui d’un SR Bistable Latch comme vu dans le tutoriel précédent, à l’exception de l’ajout d’une entrée d’horloge.
Le Basique JK Flip-flop
Les entrées S et R de l’ancien bistable SR ont maintenant été remplacées par deux entrées appelées J et K, respectivement après son inventeur Jack Kilby. Cela se traduit par : J = S et K = R.
Les deux portes AND à 2 entrées du bistable SR à verrouillage ont maintenant été remplacées par deux portes NAND à 3 entrées, avec la troisième entrée de chaque porte connectée aux sorties aux points Q et Q. Ce couplage croisé du SR flip-flop permet à la condition précédemment invalide de S = “1” et R = “1” d’être utilisée pour produire une “action de basculement” car les deux entrées sont désormais liées.
Si le circuit est maintenant “SET”, l’entrée J est inhibée par le statut “0” de Q à travers la porte NAND inférieure. Si le circuit est “RESET”, l’entrée K est inhibée par le statut “0” de Q à travers la porte NAND supérieure. Comme Q et Q sont toujours différents, nous pouvons les utiliser pour contrôler l’entrée. Lorsque les deux entrées J et K sont égales à un niveau logique “1”, le JK flip-flop bascule comme indiqué dans le tableau de vérité suivant.
Le Tableau de Vérité pour la Fonction JK
| même que pour le SR Latch |
Horloge | Entrée | Sortie | Description | ||
| Clk | J | K | Q | Q | ||
| X | 0 | 0 | 1 | 0 | Mémoire aucun changement |
|
| X | 0 | 0 | 0 | 1 | ||
| ‾↓ ̲ | 0 | 1 | 1 | 0 | Réinitialiser Q » 0 | |
| X | 0 | 1 | 0 | 1 | ||
| ‾↓ ̲ | 1 | 0 | 0 | 1 | Définir Q » 1 | |
| X | 1 | 0 | 1 | 0 | ||
| action de basculement | ‾↓ ̲ | 1 | 1 | 0 | 1 | Basculer |
| ‾↓ ̲ | 1 | 1 | 1 | 0 | ||
Le JK flip-flop est essentiellement un SR flip-flop avec rétroaction qui permet à l’un de ses deux bornes d’entrée, soit SET soit RESET, d’être actif à un moment donné sous un changement normal, éliminant ainsi la condition invalide observée précédemment dans le circuit SR flip-flop.
Cependant, si les deux entrées J et K sont EN HAUT à la logique “1” (J = K = 1), lorsque l’entrée d’horloge devient HAUTE, le circuit “basculera” alors que ses sorties s’inversent et changent d’état en se compensant. Cela fait que le JK flip-flop fonctionne davantage comme un T-type toggle flip-flop lorsque les deux bornes sont “HIGH”. Cependant, comme les sorties sont renvoyées aux entrées, cela peut entraîner une oscillation de la sortie à Q entre SET et RESET en continu après avoir été complétée une fois.
Bien que ce circuit JK flip-flop soit une amélioration par rapport au SR flip-flop synchronisé, il souffre également de problèmes de timing appelés “course” si la sortie Q change d’état avant que l’impulsion de timing de l’entrée d’horloge ait le temps de devenir “OFF”. Pour éviter cela, la période d’impulsion de timing ( T ) doit être maintenue aussi courte que possible (fréquence élevée). Comme cela n’est parfois pas possible avec les JK de base construits à l’aide de portes NAND ou NOR, des flip-flops maître-esclave (déclenchés par front) beaucoup plus avancés ont été développés, qui sont plus stables.
Master-Slave JK Flip-flop
Le flip-flop maître-esclave élimine tous les problèmes de timing en utilisant deux SR flip-flops connectés ensemble dans une configuration en série. Un flip-flop agit comme le circuit “Maître”, qui déclenche sur le front montant de l’impulsion d’horloge, tandis que l’autre agit comme le circuit “Esclave”, qui déclenche sur le front descendant de l’impulsion d’horloge. Cela entraîne l’activation des deux sections, la section maître et la section esclave, pendant des demi-cycles opposés du signal d’horloge.
Le TTL 74LS73 est un circuit intégré Dual JK flip-flop, qui contient deux bistables JK individuels dans une seule puce permettant de créer des flip-flops toggle simples ou maître-esclave. D’autres circuits intégrés similaires comprennent le 74LS107 Dual JK flip-flop avec clear, le 74LS109 Dual JK flip-flop déclenché par front positif et le 74LS112 Dual flip-flop déclenché par front négatif avec entrées de preset et de clear.
Dual JK Flip-flop 74LS73
Autres IC JK Flip-flop Populaires
| Numéro de l’appareil | Sous-famille | Description de l’appareil |
| 74LS73 | LS TTL | Bistables de type Dual JK avec Clear |
| 74LS76 | LS TTL | Bistables de type Dual JK avec Préréglage et Clear |
| 74LS107 | LS TTL | Bistables de type Dual JK avec Clear |
| 4027B | Standard CMOS | Bistable de type Dual JK |
La Configuration Maître-Esclave
Le Flip-Flop Maître-Esclave est essentiellement deux SR flip-flops à verrouillage connectés ensemble dans une configuration en série, le second ayant un signal d’horloge inversé. Les sorties Q et Q du flip-flop “Esclave” sont renvoyées aux entrées du flip-flop “Maître”, les sorties du flip-flop “Maître” étant connectées aux deux entrées du flip-flop “Esclave”. Cette configuration de rétroaction de la sortie de l’esclave à l’entrée du maître permet l’action de basculement caractéristique comme indiqué ci-dessous.
Les signaux d’entrée J et K sont connectés au SR flip-flop “maître” à verrouillage qui “verrouille” la condition d’entrée tant que l’entrée d’horloge (Clk) est “HAUTE” à un niveau logique “1”. Comme l’entrée d’horloge du flip-flop “esclave” est l’inverse (complément) de l’entrée d’horloge “maître”, le flip-flop SR “esclave” ne bascule pas. Les sorties du flip-flop “maître” ne sont “vues” par le flip-flop “esclave” qu’à la baisse de l’entrée d’horloge à un niveau logique “0”.
Lorsque l’horloge est “LOW”, les sorties du flip-flop “maître” sont verrouillées et tout changement supplémentaire de ses entrées est ignoré. Le flip-flop “esclave” à verrouillage répond maintenant à l’état de ses entrées transmises par la section “maître”.
Ensuite, lors de la transition de “Low à High” de l’impulsion d’horloge, les entrées du flip-flop “maître” sont transmises aux entrées à verrouillage du flip-flop “esclave” et lors de la transition de “High à Low”, les mêmes entrées se reflètent sur la sortie de l’esclave, rendant ce type de flip-flop déclenché par bord ou impulsion.
Ainsi, le circuit accepte des données d’entrée lorsque le signal d’horloge est “HAUT” et passe les données à la sortie lors de la descente du signal d’horloge. En d’autres termes, le Flip-Flop Maître-Esclave JK est un dispositif “Synchronisé” car il ne passe les données qu’avec le timing du signal d’horloge.
Dans le prochain tutoriel sur les Circuits Logiques Séquentiels, nous aborderons les Multivibrateurs utilisés comme générateurs de formes d’onde pour produire les signaux d’horloge afin de commuter les circuits séquentiels.
